Деградация современных кремниевых интегральных схем определяется не номинальным числом нанометров само по себе, а совместным действием электрических полей, температуры, плотности тока, материалов и профиля нагрузки. Цель работы – систематизировать сведения о том, как переход от 180 нм к номинальным 2–3 нм изменяет набор механизмов старения сложных микросхем, включая центральные и графические процессоры. Выполнен обзор публикаций 2016–2025 гг. в IEEE Xplore, Google Scholar и eLIBRARY.RU; Crossref использован для проверки DOI, дополнительно просмотрены списки литературы. Из 47 выявленных публикаций после отбора включены 26 современных и 4 фундаментальные работы. Для сопоставления использованы модели Аррениуса, Блэка, температурной нестабильности смещения и пробоя диэлектрика во времени. Значимость механизмов по группам техпроцессов оценивалась по формализованному кодированию литературных выводов по шкале 1–5. Показано, что для 180–130 нм в литературе чаще выделяются горячие носители и износ оксида; для 90–28 нм – температурная нестабильность смещения, пробой диэлектрика и надежность медной металлизации; для 22–2 нм могут становиться критичными самонагрев, контакты, средние и верхние уровни межсоединений и стохастические дефекты. Для процессоров скорость старения существенно зависит от тепловой карты и распределения активности, поэтому применяются динамические запасы, мониторы старения и управление ресурсами во время работы. Сделан вывод, что число нанометров не позволяет рассчитать срок службы конкретного изделия без калиброванных параметров технологии и эксплуатационного профиля.
Degradation of modern silicon integrated circuits is determined not by the nominal nanometer number itself, but by the combined action of electric fields, temperature, current density, materials, and workload profile. The purpose of this paper is to systematize how the transition from 180 nm to nominal 2–3 nm changes the set of aging mechanisms in complex chips, including central and graphics processors. Publications from 2016–2025 were reviewed in IEEE Xplore, Google Scholar, and eLIBRARY.RU; Crossref was used to verify DOI data, and reference lists were also screened. Of 47 identified publications, 26 recent and 4 foundational papers were included after title, abstract, and full-text screening. Arrhenius, Black, bias temperature instability, and time-dependent dielectric breakdown models were used for comparison. The significance of mechanisms across process-node groups was assessed by formalized coding of literature conclusions on a scale from 1 to 5. The literature more often highlights hot carriers and oxide wear for 180–130 nm; bias temperature instability, dielectric breakdown, and copper-interconnect reliability for 90–28 nm; and self-heating, contacts, middle and upper interconnect levels, and stochastic defects as potentially critical for 22–2 nm. In processors, aging rate depends strongly on the thermal map and activity distribution, which motivates dynamic margins, aging monitors, and runtime resource management. The nominal nanometer number therefore cannot be used to calculate the lifetime of a specific product without process-calibrated parameters and an operating profile.
1. Dennard R. H., Gaensslen F. H., Yu H. N., Rideout V. L., Bassous E., LeBlanc A. R. Design of ion-implanted MOSFETs with very small physical dimensions // IEEE Journal of Solid-State Circuits. 1974. Vol. 9. № 5. P. 256–268. DOI: 10.1109/JSSC.1974.1050511.
2. Строгонов А. В. Методы прогнозирования долговечности ИС по параметрическим отказам // Электроника: наука, технология, бизнес. 2024. № 2 (233). С. 88–96. DOI: 10.22184/1992-4178.2024.233.2.88.96.
3. Chhabria V. A., Sapatnekar S. S. Impact of self-heating on performance and reliability in FinFET and GAAFET designs // Proceedings of the 20th International Symposium on Quality Electronic Design. 2019. P. 235–240. DOI: 10.1109/ISQED.2019.8697786.
4. Сивченко А. С., Кузнецов Е. В. Определение основных параметров надежности КМОП процесса полупроводниковой фабрики // Наноиндустрия. 2018. № 9 (82). С. 257–263. DOI: 10.22184/1993-8578.2018.82.257.263.
5. Black J. R. Electromigration – A brief survey and some recent results // IEEE Transactions on Electron Devices. 1969. Vol. 16. № 4. P. 338–347. DOI: 10.1109/T-ED.1969.16754.
6. Махвиладзе Т. М., Сарычев М. Е. Влияние точечных дефектов на возникновение электромиграции в проводнике с примесью // Микроэлектроника. 2021. Т. 50. № 5. С. 376–383. DOI: 10.31857/S0544126921040074.
7. Амиров И. И., Куприянов А. Н., Наумов В. В., Изюмов М. О., Волошин Д. Г., Кропоткин А. Н., Лопаев Д. В., Рахимова Т. В. Основные аспекты формирования металлизации в субдесятинанометровой технологии изготовления интегральных схем // Вестник РФФИ. 2023. Т. 2. № 118. С. 63–76. DOI: 10.22204/2410-4639-2023-118-02-63-76.
8. Zhang J. F., Gao R., Duan M., Ji Z., Zhang W. D., Marsland J. Bias Temperature Instability of MOSFETs: Physical Processes, Models, and Prediction // Electronics. 2022. Vol. 11. № 9. Article 1420. DOI: 10.3390/electronics11091420.
9. Stathis J. H., La Rosa G. Reliability limits for the gate insulator in CMOS technology // IBM Journal of Research and Development. 2002. Vol. 46. № 2/3. P. 265–286. DOI: 10.1147/rd.462.0265.
10. Hu C., Tam S. C., Hsu F.-C., Ko P.-K., Chan T.-Y., Terrill K. W. Hot-electron-induced MOSFET degradation – model, monitor, and improvement // IEEE Journal of Solid-State Circuits. 1985. Vol. 20. № 1. P. 295–305. DOI: 10.1109/JSSC.1985.1052306.
11. Новоселов А. С., Масальский Н. В. Влияние деградации горячих носителей на характеристики высоковольтного КНИ транзистора с большой областью дрейфа // Микроэлектроника. 2023. Т. 52. № 5. С. 423–430. DOI: 10.31857/S0544126923700497.
12. Харитонов И. А. SPICE-модели МОПТ, учитывающие эффекты старения // Наноиндустрия. 2020. Т. 13. № 3s. С. 300–307. DOI: 10.22184/1993-8578.2020.13.3s.300.307.
13. Харитонов И. А., Белопашенцев А. С. Влияние эффектов старения на электрические характеристики интегральных КМОП ОУ при уменьшении минимальных размеров транзисторов // Наноиндустрия. 2022. Т. 15. № S8-1 (113). С. 195–199. DOI: 10.22184/1993-8578.2022.15.8s.195.199.
14. Wong H., Kakushima K. On the vertically stacked gate-all-around nanosheet and nanowire transistor scaling beyond the 5 nm technology node // Nanomaterials. 2022. Vol. 12. № 10. Article 1739. DOI: 10.3390/nano12101739.
15. Wang M. A Review of Reliability in Gate-All-Around Nanosheet Devices // Micromachines. 2024. Vol. 15. № 2. Article 269. DOI: 10.3390/mi15020269.
16. Khdr H., Amrouch H., Henkel J. Dynamic Guardband Selection: Thermal-Aware Optimization for Unreliable Multi-Core Systems // IEEE Transactions on Computers. 2019. Vol. 68. № 1. P. 53–66. DOI: 10.1109/TC.2018.2848276.
17. Huang K., Anik M. T. H., Zhang X., Karimi N. Real-Time IC Aging Prediction via On-Chip Sensors // 2021 IEEE Computer Society Annual Symposium on VLSI. 2021. P. 13–18. DOI: 10.1109/ISVLSI51109.2021.00014.
18. Haghbayan M. H., Miele A., Mutlu O., Plosila J. Run-Time Resource Management in CMPs Handling Multiple Aging Mechanisms // IEEE Transactions on Computers. 2023. Vol. 72. № 10. P. 2872–2887. DOI: 10.1109/TC.2023.3272800.
19. Sun Z., Kim T., Chow M., Peng S., Zhou H., Kim H., Wong D., Tan S. X.-D. Long-Term Reliability Management for Multitasking GPGPUs // 2019 16th International Conference on Synthesis, Modeling, Analysis and Simulation Methods and Applications to Circuit Design. 2019. P. 213–216. DOI: 10.1109/SMACD.2019.8795268.
20. Leng J., Buyuktosunoglu A., Bertran R., Bose P., Zu Y., Reddi V. J. Predictive Guardbanding: Program-Driven Timing Margin Reduction for GPUs // IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems. 2021. Vol. 40. № 1. P. 171–184. DOI: 10.1109/TCAD.2020.2992684.
21. Zhang J., Sadiqbatcha S., Tan S. X.-D. Hot-Trim: Thermal and Reliability Management for Commercial Multicore Processors Considering Workload Dependent Hot Spots // IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems. 2023. Vol. 42. № 7. P. 2290–2302. DOI: 10.1109/TCAD.2022.3216552.
22. Ghasemi S. M., Krautter J., Gheshlaghi T., Meschkov S., Gnad D. R. E., Tahoori M. B. Degradation Monitoring Through Software-Controlled On-Chip Sensors for RISC-V // 2024 IEEE European Test Symposium. 2024. P. 1–6. DOI: 10.1109/ETS61313.2024.10567607.
23. Balef H. A., Goossens K., Pineda de Gyvez J. Chip Health Tracking Using Dynamic In-Situ Delay Monitoring // 2019 Design, Automation & Test in Europe Conference & Exhibition. 2019. P. 304–307. DOI: 10.23919/DATE.2019.8715014.
24. Ofori-Attah E., Agyeman M. O. An Ageing-Aware and Temperature Mapping Algorithm for Multilevel Cache Nodes // IEEE Access. 2023. Vol. 11. P. 19162–19172. DOI: 10.1109/ACCESS.2022.3174084.
25. Hossein Khani F., Akbari O., Shafique M. A Two-Level Thermal Cycling-Aware Task Mapping Technique for Reliability Management in Manycore Systems // IEEE Access. 2024. Vol. 12. P. 113406–113421. DOI: 10.1109/ACCESS.2024.3443539.
26. Ramadan F., Ganaeim M., Ella M., Gabbay F. The Impact of Asymmetric Transistor Aging on Clock Tree Design Considerations // IEEE Access. 2024. Vol. 12. P. 177781–177794. DOI: 10.1109/ACCESS.2024.3506059.
27. Amrouch H., Ehsani S. B., Gerstlauer A., Henkel J. On the Efficiency of Voltage Overscaling under Temperature and Aging Effects // IEEE Transactions on Computers. 2019. Vol. 68. № 11. P. 1647–1662. DOI: 10.1109/TC.2019.2916869.
28. Bian S., Shintani M., Morita S., Awano H., Hiromoto M., Sato T. Workload-Aware Worst Path Analysis of Processor-Scale NBTI Degradation // Proceedings of the 26th Edition of the Great Lakes Symposium on VLSI. 2016. P. 203–208. DOI: 10.1145/2902961.2903013.
29. Zhang Z., Guo Z., Lin Y., Li M., Wang R., Huang R. AVATAR: An Aging- and Variation-Aware Dynamic Timing Analyzer for Error-Efficient Computing // IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems. 2023. Vol. 42. No. 11. P. 4139–4151. DOI: 10.1109/TCAD.2023.3255167.
30. Raji M., Mahmoudi R., Ghavami B., Keshavarzi S. Lifetime Reliability Improvement of Nano-Scale Digital Circuits Using Dual Threshold Voltage Assignment // IEEE Access. 2021. Vol. 9. P. 114120–114134. DOI: 10.1109/ACCESS.2021.3103200.