Введение

Настоящая работа посвящена разработке специализированного измерительного модуля – измерителя уровня мощности высокочастотного сигнала в полосе 310 ± 20 МГц на основе программируемой логической интегральной схемы. Новизна работы заключается в разработке проекта компактной измерительной системы, объединяющей прецизионный аналоговый тракт с логарифмическим детектором мощности, аналого-цифровое преобразование, цифровой алгоритм обработки и визуализацию результата. Актуальность применения программируемых логических интегральных схем в составе измерительных и управляющих устройств подтверждается современными исследованиями в области реконфигурируемых вычислительных средств и специализированных аппаратных платформ [1–3].

Ядром разрабатываемого устройства является программируемая логическая интегральная схема (ПЛИС) семейства MAX 10 (10M08SAE144) [4], которая обеспечивает реализацию алгоритмов измерения и обработки. Конструктивно модуль представляет собой печатную плату, содержащую все необходимые компоненты для выполнения поставленных задач. Использование интегрированного аналого-цифрового преобразователя и встроенных средств конфигурирования соответствует современным подходам к построению компактных измерительных систем реального времени [5–7].

Цель исследования – разработка проекта измерителя уровня мощности входного ВЧ-сигнала на основе программируемой логической интегральной схемы со встроенным аналого-цифровым преобразователем, цифровой обработкой результатов измерения и визуализацией данных на жидкокристаллическом индикаторе. Измеряемой величиной является уровень мощности гармонического сигнала на стандартной нагрузке 50 Ом в рабочей полосе 310 ± 20 МГц, выраженный в дБм относительно опорного значения 1 мВт. При необходимости значение может быть пересчитано в линейные единицы (мВт, мкВт) средствами цифровой обработки.

Материалы и методы исследования

Питание устройства осуществляется от внешнего сетевого адаптера со стабилизированным выходным напряжением 5 В, подаваемым на плату через разъем. На плате напряжение 5 В преобразуется в стабильные 3,3 В для питания цифровых и аналоговых цепей с помощью импульсного стабилизатора EP5388QI [8]. Для повышения точности измерений применяется источник опорного напряжения MCP1525 [9], формирующий напряжение 2,5 В для встроенного АЦП ПЛИС. Разделение аналоговой и цифровой земель (AGND и DGND) выполнено на печатной плате с их объединением в одной точке для минимизации помех. Принципы развязки цепей питания, разделения земель и использования прецизионного опорного напряжения соответствуют рекомендациям по проектированию высокочувствительных печатных узлов [10–12]. Дополнительные рекомендации по электромагнитной совместимости и компоновке печатного узла приведены в [13].

Функциональная электрическая схема устройства приведена на рис. 1.

Состав функциональной схемы:

а) входной разъем (SMA) – для подключения измерительной антенны или коаксиального кабеля с входным ВЧ-сигналом;

б) полосовой фильтр – пассивный, настроенный на полосу пропускания 310 ± 20 МГц, обеспечивает подавление сигналов вне рабочего диапазона;

в) логарифмический детектор мощности AD8307 [14] – выполняет преобразование уровня мощности ВЧ-сигнала в пропорциональное постоянное напряжение по логарифмической передаточной характеристике (выход в шкале «дБ – В»);

г) ПЛИС MAX 10 (10M08SAE144) – центральный вычислительный и управляющий элемент;

д) встроенный АЦП ПЛИС – преобразует аналоговое напряжение с выхода детектора в 12-разрядный цифровой код;

е) блок цифровой обработки сигнала – на основе данных АЦП вычисляет текущий уровень мощности входного сигнала;

ж) контроллер интерфейса – формирует сигналы для жидкокристаллического индикатора, управляет звуковым излучателем и опрашивает кнопки управления;

Рис. 1. Схема электрическая функциональная Примечание: составлен авторами по результатам данного исследования

з) тактовый кварцевый генератор – задающий частоту 50 МГц для ПЛИС;

и) жидкокристаллический индикатор – для визуального отображения измеренного значения;

к) звуковой излучатель – пьезоэлектрический, для тональной индикации;

л) кнопки управления – для переключения режимов и калибровки;

м) блок питания – преобразователь 5 В → 3,3 В и источник опорного напряжения.

Математическая модель измерительного канала

Измерительный канал устройства состоит из последовательно соединенных элементов: входного разъема SMA, полосового фильтра Z1, логарифмического детектора мощности AD8307 (DA2) и встроенного АЦП ПЛИС. Преобразование входной мощности в цифровой код описывается следующей цепочкой соотношений.

1. Связь входной мощности на нагрузке 50 Ом с действующим значением напряжения:

где R = 50 Ом – характеристическое сопротивление тракта.

2. Передаточная характеристика логарифмического детектора AD8307 в линейном представлении выходного напряжения по dBm-шкале [14]:

,

где K_дет ≈ 25 мВ/дБ – крутизна детектора (типовая по datasheet); P₀ – уровень мощности, при котором U_DA2 = U_off; U_off – постоянная составляющая, определяемая схемой включения. Реальный диапазон линейности AD8307 – от -75 дБм до 0 дБм при 50 Ом нагрузке во входном диапазоне частот до 500 МГц [14].

3. Преобразование напряжения детектора в цифровой код встроенным АЦП ПЛИС (12 разрядов, опорное напряжение V_REF = 2,5 В от MCP1525 [9]):

.

4. Обратное вычисление мощности по цифровому коду в ПЛИС:

,

где ΔP_фильтр – поправка на потери в полосовом фильтре (по результатам калибровки или паспортным данным фильтра, типично 1,5–2,5 дБ для пассивных LC-фильтров на 310 МГц [15, 16]); ΔP_согл – поправка на отражения от входа детектора, обусловленные неидеальным согласованием (KCB > 1).

5. Оценка суммарной погрешности измерения. Суммарная стандартная неопределенность в дБ оценивается как корень из суммы квадратов составляющих:

,

где u_дет – неопределенность передаточной характеристики детектора (по datasheet AD8307 – типовая ±1 дБ в полосе [14]); u_АЦП = 1 МЗР / (K_дет · √12) – квантование (для V_REF = 2,5 В, K_дет = 25 мВ/дБ – около 0,007 дБ); u_REF – нестабильность опорного напряжения (±1 % MCP1525 дает около 0,09 дБ); u_фильтр – погрешность калибровки потерь фильтра; u_T – температурная составляющая (паспортная для AD8307 ≈ 0,01 дБ/°C). Расширенная неопределенность с коэффициентом охвата k = 2 не превышает ±2 дБ в номинальной полосе.

Метрологические характеристики проекта

Оценочные метрологические характеристики разрабатываемого прибора, полученные расчетным путем по datasheet элементной базы [9, 14, 16] и подлежащие экспериментальной проверке (см. далее), сведены в таблицу.

Оценочные метрологические характеристики

Примечание: составлена авторами на основе полученных данных в ходе исследования.

Заявленные характеристики являются проектными оценками. Их подтверждение требует калибровки изготовленного образца и экспериментальной проверки по методике, описанной далее.

Выбор элементной базы

При проектировании устройства были проанализированы существующие решения, обладающие аналогичным функционалом, и типовые схемы включения используемых компонентов. Существующие решения использовались как основа для проектирования. Анализ современных публикаций показал целесообразность использования программируемых логических интегральных схем в составе специализированных приборов и вычислительных блоков цифровой обработки сигналов [1, 3, 7]. Дополнительные примеры применения программируемых логических интегральных схем приведены в [17].

1) ПЛИС 10M08SAE144C8G Intel (DD4)

Микросхема является современным решением семейства MAX 10. Содержит встроенный аналого-цифровой преобразователь, внутреннюю конфигурационную память, поддерживает управление жидкокристаллическими дисплеями, обладает повышенной энергоэффективностью и низким тепловыделением [4]. ПЛИС данного семейства подходят для задач обработки сигналов в реальном времени. Выбор обусловлен распространенностью платформ такого класса при разработке реконфигурируемых систем и аппаратном ускорении вычислительных алгоритмов [2, 6].

2) Логарифмический детектор мощности AD8307 (DA2)

Для преобразования мощности ВЧ-сигнала в пропорциональное постоянное напряжение выбран специализированный логарифмический детектор мощности AD8307 [14]. Микросхема обеспечивает измерение уровня мощности с динамическим диапазоном до 92 дБ в полосе от низких частот до 500 МГц, что полностью покрывает рабочую полосу фильтра (310 ± 20 МГц). Ключевой характеристикой AD8307 является логарифмическая (дБ-линейная) передаточная характеристика: выходное напряжение пропорционально уровню входной мощности в дБм с типовой крутизной 25 мВ/дБ [14]. Микросхема поддерживает однополярное питание +3,3 В или +5 В; ее выходной сигнал согласуется с диапазоном входного напряжения встроенного АЦП ПЛИС. Условное графическое обозначение AD8307ARZ приведено на рис. 2.

Рис. 2. Условное графическое обозначение AD8307ARZ Примечание: составлен авторами по результатам данного исследования

3) Источник опорного напряжения MCP1525 (DA1)

Прецизионный источник опорного напряжения MCP1525 [9] обеспечивает выходное напряжение +2,5 В с точностью ±1 % и низким уровнем шума, что критически важно для повторяемости и точности преобразования встроенного АЦП ПЛИС. Требования к стабильности опорного напряжения и согласованию диапазонов преобразования характерны для цифровых измерительных каналов [18, 19]. УГО показано на рис. 3.

Рис. 3. Условное графическое обозначение MCP1525 Примечание: составлен авторами по результатам данного исследования

4) Понижающий преобразователь напряжения EP5388QI (DA3)

Для формирования стабильного напряжения +3,3 В из входного +5 В выбран импульсный стабилизатор EP5388QI [8], специально рекомендованный Intel для питания ПЛИС семейства MAX 10. Преобразователь обладает высоким КПД, малым собственным потреблением, встроенными силовыми ключами и цепями защиты; выходного тока до 800 мА достаточно для питания цифровой и аналоговой части устройства. Применение специализированного преобразователя позволяет снизить уровень паразитных помех и повысить надежность работы цифровой части [10, 12]. УГО показано на рис. 4.

Рис. 4. Условное графическое обозначение EP5388QI Примечание: составлен авторами по результатам данного исследования

5) Полосовой фильтр (Z1)

Применен пассивный полосовой фильтр на сосредоточенных элементах (LC), настроенный на центральную частоту 310 МГц с полосой пропускания ±20 МГц. Выбор пассивной реализации обусловлен требованием высокой линейности, низкого уровня собственных шумов и устойчивости к перегрузкам на входе устройства. Подобный подход к построению входного тракта согласуется с практикой проектирования радиотехнических и измерительных устройств, где требуется ограничение полосы пропускания и подавление внеполосных сигналов [11, 15, 20]. УГО показано на рис. 5.

Рис. 5. Условное графическое обозначение BPF-V300+ Примечание: составлен авторами по результатам данного исследования

6) Кварцевый генератор (ZQ1)

В качестве источника тактовой частоты для ПЛИС выбран кварцевый генератор на 50 МГц. Данная частота является стандартной для систем на базе ПЛИС семейства MAX 10 и обеспечивает достаточное быстродействие для реализации цифровой обработки сигнала, управления дисплеем и опроса кнопок.

7) Жидкокристаллический индикатор (HG1)

Выбран стандартный символьный ЖК-модуль с контроллером HD44780 (или совместимым) с подсветкой. Данный тип индикаторов широко распространен, отличается простотой управления по параллельному 4- или 8-битному интерфейсу, легко реализуется средствами ПЛИС и обладает низким энергопотреблением.

8) Звуковой излучатель (HA1) и соединители

Рис. 6. Условное графическое обозначение HCM1203X Примечание: составлен авторами по результатам данного исследования

Для звуковой индикации применен пьезоэлектрический звукоизлучатель HCM1203X, управляемый одним из портов ввода/вывода ПЛИС (УГО на рис. 6). Выбраны стандартные соединители: SMA-разъем X1 (Amphenol 132134) – для подключения антенны или коаксиального кабеля; разъем питания X2 для +5 В; 10-контактный разъем JTAG X3 (Samtec FTSH-110-01-L-DV-K) – для подключения программатора USB-Blaster.

После выбора элементной базы были созданы библиотеки УГО и посадочных мест компонентов, после чего разработана электрическая принципиальная схема. Использование современных САПР и предварительного моделирования является общепринятой практикой при разработке печатных узлов и радиоэлектронной аппаратуры [10, 12, 21].

Проектирование печатного узла как ВЧ-узла на 310 МГц

При проектировании печатной платы учитывалось функциональное назначение компонентов и необходимость обеспечения электромагнитной совместимости. Поскольку устройство включает прецизионный аналоговый ВЧ-тракт и цифровую часть на ПЛИС с тактовой частотой 50 МГц, при компоновке и трассировке учитывались специфические требования к работе на частоте 310 МГц.

Принципы конструирования печатного узла как ВЧ-узла:

‒ Длина волны в свободном пространстве на частоте 310 МГц составляет ≈ 0,97 м, в подложке FR-4 (ε_r ≈ 4,3) – около 0,46 м. Для соблюдения условий «электрически коротких» соединений длина ВЧ-трасс между разъемом, фильтром и входом AD8307 не должна превышать λ/20 ≈ 23 мм; в проекте эта длина составляет менее 15 мм.

‒ Импеданс ВЧ-трасс рассчитан на 50 Ом для согласования с входом AD8307 (входное сопротивление ≈ 1,1 кОм || 1,4 пФ [14], трансформируется к 50 Ом резистором смещения R_in). Для двухслойной платы из FR-4 толщиной 1,5 мм при толщине меди 35 мкм ширина 50-омной микрополосковой линии составляет ≈ 2,8 мм; при использовании техники coplanar waveguide с земляными «ушами» – около 1,5 мм с зазором 0,3 мм.

‒ Под аналоговой частью (вход SMA – фильтр – DA2) сформирован сплошной заземляющий полигон AGND. Контур возвратных токов локализован под сигнальной трассой, что минимизирует паразитную индуктивность и наводки на цифровую часть [13, 22].

‒ Корпус разъема SMA соединен с аналоговой землей несколькими параллельными via, что снижает индуктивность заземления и улучшает согласование на 310 МГц.

‒ Между аналоговой и цифровой землями применено разделение полигонов с объединением в одной точке возле вывода преобразователя DA3 (схема «звезда»). Это снижает уровень помех от импульсного преобразователя на чувствительный аналоговый тракт [13, 22].

‒ Полосовой фильтр Z1 размещен непосредственно за разъемом SMA с минимальной длиной соединительных проводников. Вокруг фильтра выполнена via stitching – заземляющие переходные отверстия с шагом λ/20 ≈ 5 мм по периметру фильтра, что подавляет излучение и связь по поверхности платы [22].

Рис. 7. Библиотека посадочных мест Примечание: составлен авторами по результатам данного исследования

‒ S-параметры используемого фильтра (вносимые потери в полосе, обратные потери, подавление за полосой) приняты по datasheet производителя [16] и учитываются при калибровке (поправка ΔP_фильтр в математической модели).

‒ ПЛИС DD4 расположена в центре платы; цепи развязки питания (керамические конденсаторы 0,1 и 10 мкФ) – в непосредственной близости к выводам DD4, DA1, DA2, DA3.

‒ Импульсный преобразователь DA3 вынесен в отдельную зону платы для минимизации влияния его коммутационных помех на чувствительные аналоговые цепи; рядом с ним сформирован локальный полигон цифровой земли с многочисленными via в общую плоскость.

Принципы соответствуют рекомендациям ГОСТ Р 53429-2009 «Платы печатные. Основные параметры конструкции» и стандарта IPC-2221 «Generic Standard on Printed Board Design» [23, 24].

Библиотека посадочных мест создана в формате, соответствующем требованиям ГОСТ 2.123-2013, и приведена на рис. 7.

На рис. 8 и 9 приведены посадочное место полосового фильтра и его 3D-модель.

На рис. 10 и 11 показаны посадочное место микросхемы DA2 и ее 3D-модель.

Рис. 8. Посадочное место полосового фильтра Примечание: составлен авторами по результатам данного исследования

Рис. 9. 3D-модель полосового фильтра Примечание: составлен авторами по результатам данного исследования

Рис. 10. Посадочное место микросхемы DA2 Примечание: составлен авторами по результатам данного исследования

Рис. 11. 3D-модель микросхемы DA2 Примечание: составлен авторами по результатам данного исследования

Разработка печатного узла производилась в редакторе PCB САПР Altium Designer с сеткой 0,25 мм. Цепи питания и земли преимущественно размещены в слое Bottom Layer, сигнальные проводники – в слое Top Layer. После размещения крепежных отверстий и проверки правил проектирования (Design Rule Checker) получен итоговый вид печатного узла, представленный на рис. 12.

Расчет ширины и толщины печатного проводника

Ток в цепях питания печатной платы оценивается по сумме потребляемых токов компонентов. По данным datasheet: ПЛИС 10M08SAE144 – типовое потребление до 35 мА при тактовой частоте 50 МГц [4]; AD8307 – около 8 мА [14]; MCP1525 – 0,1 мА [9]. Для EP5388QI собственное потребление составляет около 1 мА [8]; ЖК-индикатор HD44780 без подсветки потребляет около 5 мА, с подсветкой – до 25 мА; пьезоизлучатель – до 5 мА в импульсе. Суммарный максимальный ток по шине +3,3 В составляет I_max ≈ 80 мА, что подтверждает исходное значение для расчета.

Рис. 12. 3D-модель печатной платы Примечание: составлен авторами по результатам данного исследования

Печатная плата изготавливается комбинированным позитивным методом. Толщина печатного проводника определяется суммой толщин фольги, предварительно осаждаемой меди и гальванически наращиваемой меди:

где h_ф – толщина фольги (определяется маркой материала); h_пм – толщина меди при предварительном меднении отверстий (5–7 мкм); h_го – толщина меди при гальваническом наращивании (50–70 мкм).

Минимально допустимая ширина проводника определяется из условия допустимой плотности тока j (для постоянного тока j = 20 А/мм²; для меди при комбинированном методе допустимая плотность по ГОСТ Р 53429-2009 [23] и IPC-2221 [24] обычно ниже – около 1,9 А/мм² с учетом нагрева):

или

С учетом запаса и требований 4 класса точности по ГОСТ Р 53429-2009 [23] выбираем ширину сигнальных проводников 0,15 мм; ширина шин питания и земли увеличена до 0,3 мм, что обеспечивает работу при максимальном токе с многократным запасом по нагреву и снижает индуктивность цепей питания.

Алгоритм цифровой обработки сигнала на ПЛИС

Цифровая часть устройства реализована на ПЛИС 10M08SAE144 на языке Verilog HDL и состоит из следующих функциональных блоков, описанных ниже.

Контроллер встроенного АЦП (ADC_CORE_1)

Управляет встроенным АЦП ПЛИС: формирует сигналы запуска преобразования, ожидает сигнал готовности данных, считывает 12-разрядный код результата и выдает его на внутреннюю шину OUT_rezult_ADC_bus. Контроллер реализован в виде конечного автомата с состояниями ожидания, запуска, ожидания готовности, чтения и выдачи. Частота преобразования – 1 кГц (период 1 мс), что обеспечивает достаточный запас по теореме Котельникова для огибающей мощности после детектора AD8307 (полоса огибающей менее 100 Гц).

Блок усреднения и фильтрации шума (NOISE_FILTER)

Реализует скользящее усреднение последних 64 отсчетов АЦП по схеме боксового фильтра. Усреднение позволяет снизить шумовую составляющую квантования и тепловой шум детектора. Эффективное снижение СКО шума при усреднении по N независимым отсчетам составляет √N раз; для N = 64 снижение шума – в 8 раз. Частота обновления показаний на выходе фильтра – около 5 Гц. Дополнительно реализовано отбрасывание явных выбросов (медианная коррекция при отклонении одиночного отсчета более чем на 3 σ от среднего).

Блок калибровки и пересчета в дБм

Преобразование цифрового кода АЦП в значение мощности в дБм выполняется по линейной формуле, полученной в разделе математической модели:

,

где P_кал – калибровочная константа, объединяющая поправки на потери фильтра и согласование. Калибровочные коэффициенты U_off и P_кал хранятся во внутренней памяти ПЛИС и могут быть переписаны при процедуре калибровки (длительное удержание соответствующей кнопки). Реализация выполнена в формате с фиксированной точкой (Q12.4) для экономии ресурсов ПЛИС.

Буфер регистрации данных (logger)

Для функции регистрации данных в составе ПЛИС реализован циклический буфер на основе блока встроенной двухпортовой памяти (RAM) емкостью 1024 значения по 16 бит. По нажатию соответствующей кнопки запускается режим записи: каждое усредненное значение мощности (5 раз/с) записывается по адресу, формируемому счетчиком. При заполнении буфера запись продолжается циклически, заменяя самые старые данные. Содержимое буфера может быть выведено на ЖК-индикатор постранично или передано через JTAG для последующего анализа. Использование внутренней памяти ПЛИС позволяет обойтись без внешней микросхемы EEPROM.

Контроллер ЖК-индикатора (LCD_12864)

Формирует управляющие сигналы для модуля HD44780 в 4-битном режиме интерфейса. Реализованы режимы инициализации, очистки экрана, позиционирования курсора и вывода символов. Текущее значение мощности выводится в формате «-XX.X dBm» (3 значащие цифры в дБм). Дополнительно отображаются символьные индикаторы режима (измерение / калибровка / просмотр буфера).

Блок опроса кнопок и звуковой индикации (BUZZER_BUTT)

Реализует опрос состояния семи кнопок управления с программным антидребезгом (опрос с интервалом 10 мс, фиксация устойчивого состояния по трем последовательным совпадениям). При нажатии формируется короткий звуковой сигнал на пьезоизлучатель (тон 2 кГц, длительность 50 мс) средствами генератора прямоугольных импульсов на ПЛИС.

Результаты исследования и их обсуждение

Результаты функционального моделирования

Разработка программного обеспечения проводилась в САПР Intel Quartus Prime и Active-HDL. Использование инструментов функционального моделирования позволяет подтвердить корректность алгоритмов управления и сократить число проектных ошибок до изготовления опытного образца [2, 3, 15].

Тестовые воздействия (testbench)

Для верификации цифровой части разработан тестбенч, формирующий следующие тестовые воздействия:

‒ системный тактовый сигнал sys_clk с периодом 20 нс (50 МГц);

‒ асинхронный сигнал сброса sys_rst_n, активный при логическом нуле, активирующийся в начальный момент времени и затем деактивирующийся;

‒ массив сигналов кнопок key[5:0] с активным низким уровнем; нажатия моделируются процедурой press_btn(idx, dur) с длительностью 50 мс, имитирующей реальное нажатие;

‒ функциональная заглушка АЦП, формирующая сигнал готовности и 12-разрядный код результата по запросу основного модуля; коды задаются последовательностью из набора тестовых векторов: 0x000, 0x400, 0x800, 0xC00, 0xFFF (граничные и средние значения).

Критерии прохождения тестов

Тест считается успешно пройденным при выполнении следующих условий:

‒ после деактивации сброса все управляющие сигналы переходят в исходное состояние, а конечный автомат – в состояние IDLE;

‒ по нажатию кнопки запуска формируется корректная последовательность сигналов начала пакета и обращения к АЦП;

‒ сигналы OUT_command_ready_ADC и OUT_response_valid_ADC формируются в правильной временной последовательности;

‒ значение на шине OUT_rezult_ADC_bus совпадает с тестовым кодом, выданным заглушкой АЦП;

‒ счетчик ошибок error_count по завершении прогона остается равным нулю.

Покрытие состояний конечного автомата

Программа моделирования обеспечивает посещение всех состояний основного управляющего автомата: IDLE, START_PKT, WAIT_RDY, READ_DATA, NEXT_CH, STOP_PKT. Покрытие переходов составило 12 из 12 возможных, что соответствует 100 % переходного покрытия. Покрытие состояний – 100 % (6 из 6).

Результаты прогона тестов

Всего выполнено 5 тестовых сценариев (test_number = 1…5), включающих: сброс и начальную инициализацию; одиночное измерение с разными кодами АЦП; смену канала измерения; стресс-тест с серией из 100 нажатий кнопок (счетчик press_count); останов измерения. По завершении всех сценариев счетчик error_count = 0, что подтверждает корректность работы цифровой логики.

Результаты моделирования входных сигналов представлены на рис. 13.

Результаты моделирования выходных сигналов представлены на рис. 14.

Результаты работы счетчиков и блока статистики моделирования представлены на рис. 15.

Результаты моделирования управления АЦП представлены на рис. 16.

На рис. 17 приведен общий вид результатов работы программной модели.

Результаты моделирования согласуются с практикой верификации цифровых измерительных модулей на базе программируемых логических интегральных схем [5, 15, 18].

Методика экспериментальной проверки прибора

Подтверждение метрологических характеристик изготовленного опытного образца планируется выполнить на лабораторном стенде, состав которого приведен ниже:

‒ калиброванный генератор ВЧ-сигнала с диапазоном 50–500 МГц и регулируемой выходной мощностью (например, Р4-83 или аналогичный) – источник сигнала на нагрузке 50 Ом;

‒ набор калиброванных аттенюаторов 10, 20, 30 дБ для формирования контрольных уровней мощности от -70 до 0 дБм;

‒ эталонный измеритель мощности (например, NRP-Z11 или термисторный измеритель ЛЭМО) – для опорного измерения, относительно которого сравниваются показания разрабатываемого прибора;

‒ переходники и согласованные нагрузки 50 Ом для формирования измерительного тракта;

‒ термокамера для оценки температурной стабильности в диапазоне 0…+50 °C.

Программа испытаний:

1. Калибровка: подача на вход устройства гармонического сигнала на частоте 310 МГц уровнем -30 дБм по эталонному измерителю; запись соответствующего цифрового кода АЦП; вычисление и запись в ПЛИС калибровочных констант U_off и P_кал.

2. Проверка статической характеристики: подача на вход сигнала с уровнями от -70 до 0 дБм с шагом 5 дБ при центральной частоте 310 МГц; сравнение показаний разрабатываемого прибора с эталонным; построение градуировочной характеристики и оценка систематической погрешности.

3. Проверка частотной характеристики: повторение пункта 2 на частотах 290, 300, 310, 320, 330 МГц для оценки полосы и частотной зависимости поправки на потери фильтра.

4. Проверка повторяемости: серия из 30 последовательных измерений при 30 дБм, 310 МГц; вычисление СКО показаний.

5. Температурный тест: повторение пунктов 2 и 4 в термокамере при температурах 0, 25, 50 °C; оценка температурного коэффициента.

6. Проверка функции регистрации данных: подача нарастающего по уровню сигнала с записью значений во внутренний буфер ПЛИС; считывание и сравнение с эталонной записью.

Рис. 13. Результаты моделирования входных сигналов Примечание: составлен авторами по результатам данного исследования

Рис. 14. Результаты моделирования выходных сигналов Примечание: составлен авторами по результатам данного исследования

Рис. 15. Результаты работы счетчиков и статистики Примечание: составлен авторами по результатам данного исследования

Рис. 16. Результаты моделирования управления АЦП Примечание: составлен авторами по результатам данного исследования

Рис. 17. Результаты работы программы Примечание: составлен авторами по результатам данного исследования

По результатам испытаний оформляется протокол с указанием расширенной неопределенности (k = 2) и сравнения фактических метрологических характеристик с проектными значениями таблицы. Описанная методика соответствует общим подходам к метрологическим испытаниям радиоизмерительной аппаратуры [15, 18, 19].

Ограничения исследования

Авторы считают необходимым указать следующие ограничения настоящей работы:

‒ Результаты функционального моделирования относятся только к цифровой логике на ПЛИС (управление АЦП, обработка кода, опрос кнопок, формирование сигналов индикации) и не подтверждают метрологическую точность всего измерительного канала, включая аналоговый тракт.

‒ Метрологические характеристики, приведенные в таблице, являются проектными оценками, полученными по datasheet элементной базы и теоретическому расчету погрешностей. Их экспериментальное подтверждение требует изготовления опытного образца и проведения испытаний по методике, описанной выше.

‒ Расчеты ВЧ-параметров печатной платы (импеданс трасс, вносимые потери фильтра) выполнены на основе типовых соотношений и паспортных данных компонентов; их уточнение требует измерения S-параметров готового печатного узла на векторном анализаторе цепей.

‒ Исследование выполнено для частоты 310 МГц и не распространяется на другие диапазоны без соответствующей переработки полосового фильтра и повторной калибровки.

Выводы

В результате разработан проект измерительного модуля уровня мощности ВЧ-сигнала в полосе 310 ± 20 МГц на основе ПЛИС 10M08SAE144 семейства MAX 10. В рамках проекта получены следующие результаты:

‒ разработана схема электрическая функциональная и электрическая принципиальная в САПР Altium Designer в соответствии с ГОСТ 2.701-2008 и ГОСТ 2.702-2011;

‒ разработана конструкция двухслойной печатной платы с обоснованием ВЧ-аспектов на частоте 310 МГц (импеданс трасс, разделение земель, via stitching, размещение фильтра) с сопутствующей конструкторской документацией по ГОСТ 2.417-91, ГОСТ 2.109-73, ГОСТ 2.109-96 и ГОСТ Р 53429-2009;

‒ сформулирована математическая модель измерительного канала с пересчетом цифрового кода АЦП в значение мощности в дБм и оценкой расширенной неопределенности измерения;

‒ разработано программное обеспечение для ПЛИС на языке Verilog HDL, включающее блоки управления АЦП, усреднения и фильтрации, калибровки и пересчета в дБм, циклического буфера регистрации данных в ОЗУ ПЛИС, контроллера ЖК-индикатора, опроса кнопок и звуковой индикации;

‒ выполнено функциональное моделирование цифровых блоков в среде Active-HDL с заданием тестовых векторов и критериев приемки; покрытие состояний и переходов конечного автомата управления АЦП составило 100 %, счетчик ошибок по результатам прогона тестов равен нулю;

‒ разработана методика экспериментальной проверки прибора на лабораторном стенде с использованием калиброванного генератора, аттенюаторов и эталонного измерителя мощности.

Разработан проект измерительного модуля, требующий изготовления опытного образца, калибровки и экспериментальной проверки метрологических характеристик в соответствии с методикой, представленной в работе.